為解決現(xiàn)代計(jì)算系統(tǒng)中（如云計(jì)算和人工智能）的“內(nèi)存墻”帶寬局限、高效計(jì)算瓶頸和制造工藝尺寸微縮等問題，一種結(jié)合新型非晶態(tài)氧化銦鎵鋅（IGZO）薄膜材料的無電容（2T0C）DRAM結(jié)構(gòu)，有望取代傳統(tǒng)1T1C DRAM成為關(guān)鍵性的新興技術(shù)路線。目前，大量研究工作集中于通過器件結(jié)構(gòu)和工藝優(yōu)化來提升IGZO 3D DRAM的保留時(shí)間和操作速度，但現(xiàn)有IGZO TFTs器件普遍存在性能均一性及閾值調(diào)控難題，導(dǎo)致了較小的DRAM存儲(chǔ)窗口及較大的存儲(chǔ)陣列中多級(jí)信號(hào)誤讀的可能，限制了面向存內(nèi)計(jì)算技術(shù)的多比特DRAM實(shí)現(xiàn)。

針對(duì)上述關(guān)鍵技術(shù)挑戰(zhàn)，微電子所先導(dǎo)中心殷華湘、許高博研究員團(tuán)隊(duì)和北京超弦存儲(chǔ)器研究院合作，提出了一種氧輔助氫自適應(yīng)摻雜（OHAD）工藝方法以優(yōu)化IGZO薄膜材料，通過溝道雜質(zhì)鈍化與源漏穩(wěn)定摻雜，實(shí)現(xiàn)了正向閾值調(diào)控（+0.23V）與驅(qū)動(dòng)特性提升（+216%）的同步優(yōu)化，同時(shí)將閾值與驅(qū)動(dòng)電流的分布標(biāo)準(zhǔn)差分別縮減至25mV和1.5μA/μm，達(dá)到同類器件最佳水平。基于OHAD優(yōu)化后的晶體管，團(tuán)隊(duì)成功在IGZO 2T0C DRAM單元中實(shí)現(xiàn)16個(gè)存儲(chǔ)狀態(tài)的完全分離，在國(guó)際上首次實(shí)現(xiàn)真實(shí)4比特存儲(chǔ)讀出，將多比特保持時(shí)間提升到1000秒以上，為高密度3D DRAM的發(fā)展與多比特高性能DRAM存內(nèi)計(jì)算技術(shù)的實(shí)現(xiàn)提供了一種低成本的基礎(chǔ)創(chuàng)新方法。

基于該研究成果的文章“First Demonstration of True 4-bit Memory with Record High Multibit Retention >103s and Read Window >105?by Hydrogen Self-Adaptive-Doping for IGZO DRAM Arrays”入選2023 IEDM主流DRAM Session，得到來自三星、美光、華為海思、圣母大學(xué)、國(guó)立臺(tái)灣大學(xué)等國(guó)際知名單位的學(xué)者的廣泛關(guān)注。微電子所博士生顏剛平為第一作者，微電子所許高博研究員、殷華湘研究員為通訊作者。

圖1 （a）IGZO氧輔助氫自適應(yīng)摻雜方法與器件優(yōu)化機(jī)制，（b）性能與均一性優(yōu)化示意圖

圖2 4比特讀出電流保持時(shí)間示意圖與統(tǒng)計(jì)分布圖