摩爾定律推動(dòng)了持續(xù)50年的集成電路的發(fā)展，然而，時(shí)至今日，由于物理極限的限制，晶體管的進(jìn)一步微縮已經(jīng)舉步維艱。為了進(jìn)一步增加集成電路性價(jià)比，一些基于新原理、新材料、新工藝的晶體管不斷被提出，其中負(fù)電容場(chǎng)效應(yīng)晶體管是近年來被廣泛研究的對(duì)象之一。負(fù)電容晶體管可以克服“玻爾茲曼熱限制”，即在室溫下突破亞閾值擺幅60mV/decade的最低限制，降低電源電壓和電路功耗，有望被應(yīng)用于3nm及以下技術(shù)節(jié)點(diǎn)。 

　　由于負(fù)電容晶體管理論的復(fù)雜性，對(duì)負(fù)電容晶體管以及由其構(gòu)建的電路特性的理論研究至關(guān)重要。近日，中科院微電子所先導(dǎo)中心朱慧瓏研究員課題組在英國(guó)皇家物理學(xué)會(huì)《Semiconductor Science and Technology》上發(fā)表了文章：Investigation of Device-Circuit for Negative Capacitance Vertical Nanowire FETs Based on SPICE Model （DOI: 10.1088/13616641/ab8e0e）。文章中，通過伯克利BSIM-CMG模型和Landau-Khalatnikov模型耦合建立了適用于3nm技術(shù)節(jié)點(diǎn)以下的負(fù)電容垂直納米線晶體管的緊湊模型；將Landau-Khalatnikov模型表征的“S曲線”分為四個(gè)工作區(qū)域，并從數(shù)學(xué)模型和物理機(jī)制上進(jìn)行了解釋，同時(shí)提出了負(fù)電容晶體管設(shè)計(jì)規(guī)則；基于CMOS反相器電路，提出了晶體管柵極功函數(shù)和負(fù)電容協(xié)同設(shè)計(jì)的方法；通過環(huán)形振蕩器電路的仿真，分析了電路的能量-延時(shí)特性，指出了負(fù)電容晶體管的優(yōu)越性。此外，本文所用仿真參數(shù)是基于我們研發(fā)的鐵電材料Hf_xZr_1-xO₂，工藝與主流的CMOS制程兼容,便于應(yīng)用。 

　　文章中，如圖1.（a）中點(diǎn)“a”代表負(fù)電容自由能關(guān)系中的不穩(wěn)定點(diǎn)，在該點(diǎn)極化方向開始轉(zhuǎn)變，導(dǎo)致了晶體管電流的增大或減小。因此晶體管閾值電壓調(diào)節(jié)到點(diǎn)“a”位置時(shí)，將獲得最佳的器件性能。圖1.（b）展示了負(fù)電容晶體管的四個(gè)工作區(qū)域，當(dāng)負(fù)電容晶體管工作在第二和第四象限時(shí)，將會(huì)獲得較佳的器件性能。圖1.（c）-（d）展示了金屬柵功函數(shù)對(duì)負(fù)電容晶體管以及由其構(gòu)建的CMOS反相器電路特性的影響。文章指出，當(dāng)負(fù)電容晶體管閾值電壓過小時(shí)，會(huì)造成由其構(gòu)建的CMOS反相器電路增益的嚴(yán)重?fù)p失。因此，對(duì)于由負(fù)電容晶體管構(gòu)建的集成電路，需要進(jìn)行電路和器件的協(xié)同設(shè)計(jì)。 

圖1.（a）不同負(fù)電容面積下的負(fù)電容晶體管的I_ds-V_gs特性，（b）“S曲線”的四個(gè)工作區(qū)域，（c）不同金屬柵功函數(shù)下的負(fù)電容晶體管的I_ds-V_gs特性，（d）不同金屬柵功函數(shù)下的CMOS反相器的特性。 

　　圖2.（a）-（c）展示了基于負(fù)電容晶體管構(gòu)建的7階環(huán)形振蕩器電路的能量消耗以及傳播延時(shí)的特性。結(jié)果顯示，由于負(fù)電容晶體管具有更大的柵極電容，因此由其構(gòu)建的環(huán)形振蕩器具有更大的動(dòng)態(tài)能量消耗（圖2.（a）），然而更大的驅(qū)動(dòng)電流使其擁有更小的傳播延時(shí)（圖2.（b））。此外，通過能量-延時(shí)關(guān)系分析，在電源電壓較小的條件下，電路面積相同時(shí),相同的能量消耗下，負(fù)電容晶體管具有更小的傳播延時(shí)；相同的延時(shí)下，負(fù)電容晶體管具有更小的能量消耗。 

圖2. 7 階環(huán)形振蕩器特性：（a）能量特性，（b）傳播延時(shí)特性，（c）能量-延遲特性。