隨著芯片制造商開始在市場上推進(jìn)10nm/7nm技術(shù)，供應(yīng)商也在為下一代3nm晶體管類型的開發(fā)做準(zhǔn)備。 

　　有些公司已經(jīng)宣布了3nm工藝的具體計劃，但向3nm節(jié)點(diǎn)的過渡預(yù)計將是一個漫長而坎坷的過程，充滿了一系列技術(shù)和成本方面的挑戰(zhàn)。例如，3nm芯片的設(shè)計成本可能會超過10億美元之巨！此外，3nm也存在一些不確定因素，這些不確定因素可能在一夜之間改變一切。 

　　然而，這并未讓任何廠商缺席。三星和GlobalFoundries分別宣布計劃開發(fā)一種新的晶體管技術(shù)，稱為nanosheet FET，即所謂3nm的可變柵寬度技術(shù)。例如，三星希望在2019年之前推出PDK（V0.01版），并計劃在2021年投入生產(chǎn)。與此同時，臺積電正在研發(fā)3nm的nanosheet FET及其相關(guān)技術(shù)——nanowire FET，但臺積電尚未公布最終計劃。與此同時，英特爾尚未談到它的計劃。 

　　晶體管在芯片中起開關(guān)的作用。目前最前沿的晶體管工藝——finFET已經(jīng)發(fā)展到了16nm/14nm和10nm/7nm。2020年前后，預(yù)計5nm finFET將會出現(xiàn)，但是除非有新的突破，否則finFET可能會止步于3nm。 

　　圖1：FinFET vs 平面 （來源：Lam Research） 

　　這就是為什么行業(yè)正在研發(fā)nanosheet FET和nanowire FET，它們被認(rèn)為是當(dāng)今finFET的前進(jìn)之路。在finFET中，對電流的控制是通過在鰭片的三個面上施加?xùn)艠O來實現(xiàn)的。 

　　nanosheet FET和nanowire FET都被歸為環(huán)柵技術(shù)（gate-all-around）。它們在結(jié)構(gòu)的四個面施加?xùn)艠O，從而能夠更好地控制電流。在nanosheet和nanowire中，finFET被放置在它的一側(cè)，然后被分割成分離的水平片，組成溝道。柵極環(huán)繞著溝道。 

　　與nanowire FET相比，nanosheet FET具有更寬的溝道，這意味著器件具有更強(qiáng)的性能和更大的驅(qū)動電流。這就是為什么nanosheet在市場上越來越受歡迎。 

　　圖2 （a）finFET（b）nanowire（c）nanosheet 的橫截面圖。（來源：IBM） 

　　但是遷移到nanosheet FET或nanowire FET并非易事。首先，環(huán)柵器件的性能和微縮效益值得商榷。國際商業(yè)戰(zhàn)略公司（IBS）首席執(zhí)行官Handel Jones表示：“行業(yè)需要大幅增強(qiáng)功能，小幅提高晶體管成本，以此證明使用3nm技術(shù)是合理的。問題在于3nm工藝節(jié)點(diǎn)的定義，以及理解環(huán)柵技術(shù)真正的優(yōu)點(diǎn)所在。”. 

　　設(shè)計成本也是問題之一。據(jù)IBS稱，一般而言，IC設(shè)計成本已從28nm平面器件的5130萬美元上漲到7nm的2.97億美元和5nm的5.422億美元。但是3nm的IC設(shè)計成本從5億—15億美元不等。15億美元這個數(shù)字涉及到英偉達(dá)的復(fù)雜GPU。 

　　圖3：IC設(shè)計成本攀升 （來源：IBS） 

　　因此，客戶在考慮遷移到3nm之前，可能會在某些節(jié)點(diǎn)停留更長時間，比如16nm/14nm和7nm。有些客戶可能永遠(yuǎn)不會遷移到3nm。如果環(huán)柵技術(shù)出現(xiàn)，那么3nm可能會在2021年的目標(biāo)日期之后推出。 

　　還有一些客戶可能轉(zhuǎn)向nanosheet，但這將是一項艱巨的任務(wù)。為了幫助行業(yè)占得先機(jī)，Semiconductor Engineering已全面分析了環(huán)柵技術(shù)及其制造所面臨的挑戰(zhàn)。 

　　縮減選項 

　　IC市場分為幾個部分。在行業(yè)前沿，芯片制造商正在300mm晶圓廠以16nm/14nm和更高級的節(jié)點(diǎn)生產(chǎn)芯片。在這些晶圓廠中，芯片制造商也用16nm/14nm以上的幾個節(jié)點(diǎn)生產(chǎn)芯片。 

　　其次，對更老的200mm晶圓廠的芯片也有巨大的需求。并非所有客戶都需要領(lǐng)先節(jié)點(diǎn)上的芯片。聯(lián)電業(yè)務(wù)發(fā)展副總裁Walter Ng表示：“如果你計算成本，計算結(jié)果會很容易告訴你，獲得回報是非常困難的，因為finFET的成本仍然很高。實現(xiàn)首個finFET工藝節(jié)點(diǎn)是一回事，突破它是另一回事。只有少數(shù)人能負(fù)擔(dān)得起。” 

　　然而，有一些應(yīng)用需要最新的工藝，比如機(jī)器學(xué)習(xí)、服務(wù)器和智能手機(jī)。D2S公司首席執(zhí)行官Aki Fujimura表示：“當(dāng)然，我們這些從事半導(dǎo)體制造軟件的人肯定需要更強(qiáng)的計算能力。如果我們今天用同樣的成本獲得10倍的計算能力，我們會很高興。公平地說，所有科學(xué)和工程計算社區(qū)都處于類似的境地，” 

　　在前沿陣地，行業(yè)多年來一直可以滿足需求。在每一個節(jié)點(diǎn)上，芯片制造商都將晶體管規(guī)格縮小0.7倍，使整個行業(yè)在每一個節(jié)點(diǎn)上都能實現(xiàn)15%的性能提升，外加35%的成本降低、50%的面積增益和40%的功率降低。 

　　2011年發(fā)生了重大飛躍，當(dāng)時英特爾從平面晶體管轉(zhuǎn)向22nm finFET。代工廠緊隨其后，采用16nm/14nm finFET。FinFET以更低的功耗提供更高的性能。 

　　但是在每個節(jié)點(diǎn)上，finFET的工藝成本和復(fù)雜度都在急劇上升，所以現(xiàn)在，縮小節(jié)點(diǎn)的完整周期已經(jīng)從18個月延長到30個月甚至更長。此外，鮮有代工廠客戶能夠負(fù)擔(dān)遷移到高級節(jié)點(diǎn)的高昂費(fèi)用。 

　　未來，由于成本原因，客戶可能會在某些節(jié)點(diǎn)停留更長時間。例如，7nm finFET為大多數(shù)應(yīng)用提供了足夠的功耗、性能和面積微縮優(yōu)勢。GlobalFoundries首席技術(shù)官Gary Patton表示：“7nm將成為一個長期存在的節(jié)點(diǎn)。” 

　　然而，一些芯片制造商計劃將finFET延伸到5nm。但在5nm處，設(shè)計成本上升。此外，5nm finFET的微縮效益也值得商榷。Patton 表示：“5nm將成為半工藝節(jié)點(diǎn)之一。在性能提升和微縮方面，它與10nm和20nm非常相似。” 

　　自此，行業(yè)正在研究將finFET延伸到3nm的方法。到目前為止，研究遇到了障礙，這意味著finFET可能會在3nm停止前進(jìn)的勢頭。Imec半導(dǎo)體技術(shù)和系統(tǒng)執(zhí)行副總裁An Steegen表示：“我們花了很多時間，行業(yè)也花了很多時間，仍然在努力尋求提升性能的方法，以實現(xiàn)3nm finFET。例如，如果我們能夠在低k間隔（low-k spacer）中找到突破，那將對finFET的性能有很大幫助。但如今，它并沒有創(chuàng)造出實現(xiàn)3nm目標(biāo)所需要的價值。如今，finFET在3nm開始變得艱難。所以，在3nm，我們需要為finFET找到一個性能強(qiáng)大的助推器，否則我們只好做出改變，例如nanosheet。” 

　　行業(yè)在不久前認(rèn)識到了這一點(diǎn)。多年來，行業(yè)一直在評估下一代晶體管的幾種選擇，例如環(huán)柵、TFET、垂直nanowire和使用III-V族材料的finFET。曾經(jīng)，nanowire FET最受歡迎。如今，nanowire仍然可行，但nanosheet越來越火熱。TFET和垂直FET的制造對于今天的技術(shù)而言還太過困難。 

　　不過，nanowire和nanosheet之間存在一些權(quán)衡。Lam Research公司Coventor計算產(chǎn)品副總裁David Fried表示：“僅僅從nanowire和nanosheet的角度來看，nanosheet通常比nanowire性能更強(qiáng)。它有更寬的溝道，驅(qū)動電流更大，而且從反演的角度來看，它會更穩(wěn)定。它要考慮未來的密度微縮vs nanowire的抉擇。這是一個權(quán)衡。” 

　　對比這兩種技術(shù)，nanosheet FET有一些優(yōu)勢。三星公司邏輯部高級副總裁S.D. Kwon表示：“nanosheet是環(huán)柵最現(xiàn)實的結(jié)構(gòu)。它的nanosheet寬度可變，90%以上的工藝與finFET相同。” 

　　去年，三星在4nm上推出了所謂的多橋溝道FET（MBCFET）。MBCFET本質(zhì)上是nanosheet FET。最近，三星表示它將在3nm，而非4nm上出貨這款器件。 

　　此外，其他公司也在開發(fā)這種技術(shù)，GlobalFoundries正在開發(fā)一種類似的技術(shù)。GlobalFoundries的Patton說：“我們的下一個節(jié)點(diǎn)很可能會涉及nanosheet。這絕不僅僅是從finFET向前發(fā)展的一個步驟而已。” 

　　與此同時，臺積電透露正在將finFET延伸到5nm。在3nm，該公司正在同時研發(fā)nanowire FET和nanosheet FET。臺積電研發(fā)、設(shè)計和技術(shù)平臺高級副總裁Y.J. Mii表示：“我們正在關(guān)注這兩種技術(shù)。”目前，臺積電尚未公開宣布最終決定。 

　　顯然，在3nm，代工廠之間的競爭正在升溫。PDF Solutions公司新產(chǎn)品&方案部門副總裁Klaus Schuegraf表示：“環(huán)柵技術(shù)對于代工廠是一個機(jī)會，首先引入這種新的器件架構(gòu)不僅可以展現(xiàn)出制造領(lǐng)先，而且也展現(xiàn)出技術(shù)領(lǐng)先。但所有這些架構(gòu)的改變都會讓你付出一些成本。你要花錢去搞新的表征技術(shù)，購買新工藝設(shè)備。這是一項艱巨的工作。” 

　　此外，制造成本巨大。IBS公司的Jones表示：“3nm工藝開發(fā)成本為40—50億美元，每月40000片晶圓的制造成本將達(dá)150—200億美元。” 

　　再者，即使采用新的晶體管結(jié)構(gòu)，微縮的效益也在降低，而成本卻在上升。三星器件方案部門代工業(yè)務(wù)執(zhí)行副總裁兼總經(jīng)理E.S Jung表示：“在14nm之前，每個節(jié)點(diǎn)的性價比有30%的提升。從14nm到10nm，有20%以上的提升。10nm以下也有20%以上的提升。而在3nm，則只有約20%的提升。” 

　　鑒于此，問題在于nanowire/nanosheet是否會比finFET提供更多微縮或性能的優(yōu)勢。在最近的一篇論文中，Imec描述了一種有三個堆疊 sheet的nanosheet FET。每個sheet寬20nm，器件的垂直間距為12nm。 

　　Imec公司的nanosheet FET的柵極間距為42nm，金屬間距為21nm。相比之下，5nm finFET可能會采用48nm的柵極間距和28nm的金屬間距。 

　　基于這些指標(biāo)，nanosheet FET比5nm finFET的微縮性能更強(qiáng)。但是這項新技術(shù)有一些有趣的特性，它可以改變器件中的溝道或sheet的寬度。例如，具有更寬sheet的nanosheet FET提供了更大的驅(qū)動電流和更強(qiáng)的性能。更窄的nanosheet驅(qū)動電流較小，但占用的面積更小。 

　　Imec公司邏輯集成和器件部門主管Dan Mocuta表示：“關(guān)鍵因素是可變寬度。控制它比控制鰭片高度更容易些。” 

　　Mocuta 表示：“在finFET技術(shù)中，器件的寬度是量化的。你可以有一個鰭片、兩個鰭片、三個鰭片，等等。而在nanosheet技術(shù)中，固定數(shù)量的nanosheet彼此堆疊。但是你可以改變寬度。現(xiàn)在，器件寬度的變化是連續(xù)的，你可以自由使用，這在finFET中是不具備的。例如，你想要一個能夠驅(qū)動大電流的區(qū)域。或者想要一個面積非常小的SRAM。總之，芯片中的不同需求都可以滿足。” 

　　Nanosheet很有前途，但并不是唯一的選擇。有了技術(shù)突破，finFET可以延伸到5nm或更先進(jìn)。另一個選擇是等待行業(yè)開發(fā)出更好的晶體管。還有一種方法是通過將多個器件放在更先進(jìn)的封裝中來獲得微縮的好處。 

　　圖案化nanosheet 

　　與此同時，除了一些例外，環(huán)柵器件（nanosheet FET和nanowire FET）與finFET之間的工藝步驟是相似的。然而，制造環(huán)柵器件是一項挑戰(zhàn)。圖案化和缺陷控制只是其中的一些問題。 

　　圖4：堆疊nanosheet的工藝步驟和TEM （來源：IBM、三星、GlobalFoundries） 

　　在nanosheet和相關(guān)器件中，第一步不同于finFET。目標(biāo)是使用外延反應(yīng)器在襯底上制作超晶格結(jié)構(gòu)。超晶格層由硅鍺和硅的交替層組成。一個堆疊至少由三層硅鍺和三層硅組成。 

　　然后，在堆疊上繪制微小的sheet結(jié)構(gòu)。為此，行業(yè)需要極紫外（EUV）光刻技術(shù)。Imec公司的Steegen表示：“問題是你如何在晶圓上實現(xiàn)圖案的繪制。在finFET中，鰭片豎直且形狀規(guī)則。你可以使用自對準(zhǔn)間隔技術(shù)來繪制圖案。對于nanosheet而言，我可以在單次曝光EUV中繪制出幾乎所有不同的線寬間距。” 

　　不過，采用EUV光刻，芯片制造商面臨著一些重新出現(xiàn)的挑戰(zhàn)。GlobalFoundries高級研究員兼技術(shù)研究主管哈里·萊文森Harry Levinson表示：“從圖案化的角度來看，有趣的是，我們又回到了擁有不同寬度的器件的時代。” 

　　Levinson表示：“如果我們回到可變寬度，就像我們在平面晶體管時代所做的那樣，用EUV光刻技術(shù)直接繪制圖案是非常理想的。但現(xiàn)在，如果我們回到與老式的平面晶體管具有相似圖案要求的器件，那么我們就回到了非常苛刻的線邊緣粗糙度要求。人們需要更小的LER。” 

　　LER的定義是特征邊緣與理想形狀的偏差。特征邊緣的任何偏差都會影響晶體管的性能。 

　　晶體管的挑戰(zhàn) 

　　與此同時，在圖案化步驟之后，下一步涉及淺溝槽隔離結(jié)構(gòu)的形成，然后是內(nèi)部間隔的開發(fā)。 

　　然后，采用置換工藝，在超晶格結(jié)構(gòu)中去除硅鍺層。轉(zhuǎn)而給硅層留下空間。每個硅層形成了sheet的基礎(chǔ)，這便是器件中的溝道。 

　　Imec公司的Mocuta表示：“你處理這些犧牲材料的方式是看輕柵極。你必須要有一種化學(xué)物質(zhì)，能夠進(jìn)入并去除犧牲材料。nanosheet越寬，去除這種材料就越困難。它必須是各向同性的蝕刻，也必須是橫向蝕刻，具有非常高的選擇性。” 

　　挑戰(zhàn)是在底部的源/漏區(qū)進(jìn)行各向同性的橫向蝕刻。Mocuta表示：“這是一個需要解決的問題。但有解決辦法。” 

　　最后，高k/金屬柵極材料沉積下來，從而形成柵極。柵極環(huán)繞著每一個nanosheet。 

　　對于這一步和其他步驟，行業(yè)需要新更先進(jìn)的工具。TEL公司研究員Kandabara Tapily在最近的IEEE國際互連技術(shù)會議（IITC）上說：“我們相信選擇性沉積和選擇性蝕刻將是接下來的節(jié)點(diǎn)的基礎(chǔ)。我們關(guān)注的是選擇性工藝，而不僅僅是選擇性沉積。沉積并不是實現(xiàn)選擇性的唯一途徑。你必須關(guān)注選擇性蝕刻或者結(jié)合一些方法，從而實現(xiàn)選擇性。” 

　　選擇性蝕刻涉及原子層蝕刻（ALE）。ALE技術(shù)由幾家供應(yīng)商提供，它可以選擇性地去除目標(biāo)材料而不損壞結(jié)構(gòu)的其他部分。 

　　大的間隙是一種稱為區(qū)域選擇性沉積的技術(shù)。有了這個，我們的目標(biāo)是在金屬介質(zhì)上沉積金屬，或者在金屬上沉積金屬介質(zhì)。目前，這項技術(shù)尚在研發(fā)中。 

　　互連的問題 

　　互連也是一項挑戰(zhàn)。互連是芯片中的微小銅布線方案，它在每個節(jié)點(diǎn)上變得越發(fā)緊湊，造成芯片中不必要的RC延遲。 

　　為了解決這些問題，英特爾在10nm的兩個互連層上從傳統(tǒng)的銅材料轉(zhuǎn)向了鈷材料。其他公司則堅持在7nm使用銅材料。 

　　但目前還不清楚銅是否能延伸到3nm。因此，該行業(yè)正在實驗其他金屬，如鈷和釕，用于互連。 

　　對于這一點(diǎn)，現(xiàn)在說3nm會發(fā)生什么還為時過早。Applied Materials公司全球產(chǎn)品經(jīng)理Jonathan Bakke表示：“在未來，金屬化將帶來更多挑戰(zhàn)。整個行業(yè)對于5nm有清晰的發(fā)展藍(lán)圖。除此之外，還有很多問題。我們可以看到，在未來的幾年里，環(huán)柵技術(shù)可能出現(xiàn)。我們無法預(yù)測準(zhǔn)確的時間，但是在這個領(lǐng)域里有很多的工作要做。” 

　　工藝控制問題 

　　檢測和計量也很重要。晶圓檢測用于發(fā)現(xiàn)芯片中的缺陷，而計量是測量結(jié)構(gòu)的方法。 

　　環(huán)柵技術(shù)提出了一些挑戰(zhàn)。KLA-Tencor工藝控制解決方案技術(shù)主管John McCormack表示：“在許多情況下，由于溝道被掩埋，我們無法再依靠CD-SEM測量，即使是工程級別的測量。” 

　　McCormack表示：“相反，我們需要增強(qiáng)型光學(xué)CD（OCD）計量系統(tǒng)和模型。例如，在這些先進(jìn)的器件結(jié)構(gòu)中，內(nèi)部間隔是決定柵極長度的最關(guān)鍵參數(shù)。由于它們嵌入在被去除的硅鍺中，因此無法被自上而下的CD-SEM觀測到，因此需要高級的OCD測量。此外，正如我們在從平面器件到finFET器件的過渡中看到的那樣。由多個集成的單元工藝步驟所定義的臨界尺寸將會持續(xù)增加。這似乎可能會延續(xù)利用多個測量步驟和類型進(jìn)行SPC和APC控制的趨勢。” 

　　對于環(huán)柵工藝，芯片制造商不僅需要OCD，還需要透射電子顯微鏡、X-ray，以及其他技術(shù)。 

　　可以肯定的是，行業(yè)可以制造出nanosheet。這是一個可以完成的任務(wù)，但需要投入巨額資金。問題是，從長遠(yuǎn)來看，這是否值得。