DRAM是存儲(chǔ)器領(lǐng)域最重要的分支之一。隨著尺寸微縮，1T1C結(jié)構(gòu)DRAM的存儲(chǔ)電容限制問題愈發(fā)顯著，導(dǎo)致傳統(tǒng)1T1C-DRAM面臨微縮挑戰(zhàn)。基于銦鎵鋅氧（IGZO）晶體管的2T0C-DRAM有望克服1T1C-DRAM的微縮挑戰(zhàn)，在3D DRAM方面發(fā)揮更大的優(yōu)勢。但現(xiàn)階段研究工作都基于平面結(jié)構(gòu)的IGZO器件，形成的2T0C單元尺寸（大約20F2）比相同特征尺寸下的1T1C單元尺寸（6F2）大很多，使得IGZO-DRAM缺少密度優(yōu)勢。

針對平面結(jié)構(gòu)IGZO-DRAM的密度問題，微電子所重點(diǎn)實(shí)驗(yàn)室劉明院士團(tuán)隊(duì)在2021年及2022年IEDM國際大會(huì)報(bào)道的垂直環(huán)形溝道結(jié)構(gòu)（Channel-All-Around, CAA）IGZO晶體管的基礎(chǔ)上，分析了沉積IGZO溝道的ALD工藝對于器件性能及穩(wěn)定性的調(diào)控作用，研究了堆疊第二層IGZO晶體管對第一層器件性能的影響。在此基礎(chǔ)上，第一次成功實(shí)現(xiàn)了基于垂直堆疊的CAA IGZO晶體管形成的4F2?2T0C DARM單元。上下兩層的晶體管表現(xiàn)出良好的器件性能和穩(wěn)定性，得到的2T0C DRAM單元實(shí)現(xiàn)了75秒的保持時(shí)間，同時(shí)進(jìn)行1011次寫入擦除操作后沒有表現(xiàn)出性能劣化。

該研究成果證明了堆疊CAA IGZO 2T0C結(jié)構(gòu)的可行性，有助于推動(dòng)IGZO DRAM在三維高密度DRAM中的應(yīng)用。基于該成果的文章 “First Demonstration of Stacked 2T0C-DRAM Bit-Cell Constructed by Two-Layers of Vertical Channel-All-Around IGZO FETs Realizing 4F2?Area Cost” 入選2023 IEDM。微電子所博士生陳傳科為第一作者，北京超弦存儲(chǔ)器研究院項(xiàng)金娟副研究員為共同第一作者，微電子所李泠研究員、耿玓研究員及北京超弦存儲(chǔ)器研究院趙超研究員、王桂磊研究員為通訊作者。

圖1：由兩個(gè)垂直堆疊的CAA IGZO晶體管構(gòu)成的2T0C單元的截面電鏡圖

圖2：CAA 2T0C單元的retention測試及結(jié)果