近日，中科院微電子所先導中心在美國電化學會《固態(tài)科學與技術(shù)雜志》發(fā)表了文章：Study of Isotropic and Si-Selective Quasi Atomic Layer Etching of Si_1-xGe_x （DOI：10.1149/2162-8777/AB80AE），文章系統(tǒng)介紹了一種全新的集成電路刻蝕技術(shù)：各向同性和硅選擇性的鍺硅準原子層刻蝕技術(shù)（quasi- Atomic Layer Etching），下文簡稱為qALE。 

　　當前芯片制造已步入5納米節(jié)點，隨著集成電路不斷微縮，工藝技術(shù)面臨極大挑戰(zhàn)，原子層刻蝕工藝（atomic layer etching，ALE）是近年重新興起的技術(shù)，通過循環(huán)使用形成自限制的表面改性層并將其選擇性去除的方式在原子尺度逐層去除材料。ALE技術(shù)具有精確的刻蝕控制、良好的均勻性、小的負載效應等優(yōu)點，越來越受到重視而重新成為研究熱點。目前ALE的主流還是等離子體刻蝕技術(shù)，包括常溫的各向異性ALE和高溫的各向同性ALE等。不過ALE技術(shù)并不完全成熟，而且ALE工藝時間長，產(chǎn)能低，另外在面向3納米以下新三維結(jié)構(gòu)、材料和器件時，ALE仍然缺少解決方案。 

　　先導中心朱慧瓏課題組于3年前發(fā)明了一種準原子層刻蝕技術(shù)并進行了較系統(tǒng)的研究，該技術(shù)面向3納米以下的環(huán)柵納米結(jié)構(gòu)，研發(fā)了各向同性的、對硅具有較高選擇性的鍺硅準原子層刻蝕技術(shù)，并研究了多種工藝方法、影響因素和刻蝕機理，圍繞相關(guān)技術(shù)進行了專利布局。 

　　所研發(fā)的準原子刻蝕通過準自限制的氧化并將其選擇性去除的方式，根據(jù)鍺硅和硅被氧化的程度不同，達到選擇性刻蝕鍺硅的目的，刻蝕量精確可控。此方法具有工藝窗口大、工藝波動小、負載效應小以及各向同性的優(yōu)點，從而適用于高密度復雜三維結(jié)構(gòu)的刻蝕。此外 qALE 操作簡單、成本低、可批量操作，因而具有用于大規(guī)模 IC 制造的潛力。 

　　利用新的qALE技術(shù)，先導中心已經(jīng)實現(xiàn)了首個具有自對準柵極的疊層垂直納米環(huán)柵晶體管（VerticalSandwich Gate-All-Around FETs, VSAFETs），獲得多項中、美發(fā)明專利授權(quán)，相關(guān)成果已經(jīng)發(fā)表在《IEEE Electron Device Letters》上（DOI:10.1109/LED.2019.2954537）。 

圖3 STEM俯視圖：qALE方法制備的直徑10納米的鍺硅納米線（左）和厚度23納米的鍺硅納米片（右） 　　
 

　　圖4 TEM截面圖：qALE方法制備的具有自對準高K金屬柵的VSAFET晶體管