近日，中科院微電子研究所集成電路先導(dǎo)工藝研發(fā)中心羅軍研究員課題組在STT-MRAM器件與集成技術(shù)研究領(lǐng)域取得了階段性進展。課題組聯(lián)合北航趙巍勝教授團隊以及江蘇魯汶儀器有限公司，基于8吋CMOS先導(dǎo)工藝研發(fā)線，自主研發(fā)原子層級磁性薄膜沉積、深紫外曝光、原子層級隧道結(jié)刻蝕以及金屬互連等關(guān)鍵工藝模塊，在國內(nèi)首次實現(xiàn)了晶圓級亞百納米STT-MRAM存儲器件制備，器件隧穿磁電阻比（TMR）達到100%以上，臨界翻轉(zhuǎn)電壓0.4V，寫入速度達到2ns（@V_dd=1.0V），為新型定制化STT-MRAM非揮發(fā)存儲器的研制奠定了基礎(chǔ)。 

　　隨著集成電路工藝制程進入2X納米及以下技術(shù)節(jié)點，傳統(tǒng)的eFlash因工藝兼容性、能效、壽命以及成本等問題，在持續(xù)微縮方面存在很大挑戰(zhàn)。而STT-MRAM因具有可微縮性、高速（比eFlash快1000倍）、低功耗及高耐久度等優(yōu)點，同時兼容各類主流前道邏輯工藝（Bulk、Fin、FD-SOI），被業(yè)界認為是替代eFlash的候選者之一。 

　　針對STT-MRAM集成工藝中磁性薄膜沉積和刻蝕技術(shù)兩大關(guān)鍵工藝模塊，課題組研發(fā)了原子層級磁性薄膜沉積工藝并創(chuàng)新性地提出基于SiN_x的類側(cè)墻轉(zhuǎn)移隧道結(jié)刻蝕方法，有效抑制了刻蝕過程中反濺金屬沉積導(dǎo)致的MgO側(cè)壁短路問題；同時，課題組采用Ta/Ru/Ta的復(fù)合硬掩模結(jié)構(gòu)，不僅有效改善了隧道結(jié)的刻蝕陡直度，還結(jié)合Trimming工藝將隧道結(jié)尺寸減小至100nm以下，這在一定程度上也解決了漏磁場干擾問題。目前課題組已全線打通8吋晶圓級STT-MRAM集成工藝，實現(xiàn)了晶圓級STT-MRAM的存儲器件制備，器件性能達到TMR≥100%，RA≤10Ω？μm²，臨界翻轉(zhuǎn)電流密度（J_c）＜9MA/cm²，翻轉(zhuǎn)速度2ns@V_dd=1V。該項工作在2019年舊金山舉辦的IEDM會議上進行了展示。 

　　圖1（a）8吋STT-MRAM存儲器件晶圓；（b）STT-MRAM隧道結(jié)陣列；（c）亞百納米STT-MRAM隧道結(jié)器件TEM截面圖；（d）STT-MRAM隧道結(jié)器件測試結(jié)構(gòu)；（e）隧道結(jié)STT翻轉(zhuǎn)特征曲線；（f）隧道結(jié)瞬態(tài)脈沖翻轉(zhuǎn)特征曲線