中國科學(xué)院半導(dǎo)體研究所超晶格國家重點(diǎn)實(shí)驗(yàn)室高速圖像傳感及信息處理課題組研究員劉力源等研制出一款低功耗、高性能Delta-Sigma調(diào)制器。相關(guān)研究成果以A Discrete-Time Audio Modulator Using Dynamic Amplifier With Speed Enhancement and Flicker Noise Reduction Techniques 為題發(fā)表在集成電路芯片設(shè)計(jì)領(lǐng)域?qū)W術(shù)期刊IEEE Journal of Solid-State Circuits（JSSC）上。 

　　Delta-Sigma調(diào)制器構(gòu)成的模數(shù)轉(zhuǎn)換器（ADC）廣泛應(yīng)用于高精度、低功耗物聯(lián)網(wǎng)節(jié)點(diǎn)信號獲取和處理場景，是目前模擬數(shù)字混合集成電路芯片設(shè)計(jì)研究領(lǐng)域的重要研究方向之一。在國家重點(diǎn)研發(fā)計(jì)劃、國家科技重大專項(xiàng)和中科院青年創(chuàng)新促進(jìn)會計(jì)劃等支持下，課題組提出了一種新型動(dòng)態(tài)放大器實(shí)現(xiàn)了開關(guān)電容積分器和兩種閃爍噪聲消除技術(shù)有效降低了噪聲，研制出一種低功耗高精度離散時(shí)間Delta-Sigma調(diào)制器。 

　　調(diào)制器采用運(yùn)用四位逐次逼近量化器的兩階前饋架構(gòu)，包括兩個(gè)基于新型動(dòng)態(tài)放大器的開關(guān)電容積分器和一個(gè)四比特逐次逼近量化器。積分器采用新型時(shí)序控制電路解決了電壓跌落問題；采用加速支路在有效的共模電壓范圍內(nèi)提高了積分器的差模特性；采用兩種閃爍噪聲抑制技術(shù)，改善了信噪比(SNR)。基于65nm CMOS工藝實(shí)現(xiàn)了調(diào)制器，測試結(jié)果表明，24kHz帶寬內(nèi)信號噪聲失真比（SNDR）為89.6 dB，動(dòng)態(tài)范圍（DR）為91 dB，功耗僅為49μW @ 0.8 V電源電壓。圖1(a)和（b）分別為芯片照片和測量的輸出信號頻譜結(jié)果。論文第一作者為直博五年級學(xué)生馬松。 

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　　圖1（a） 芯片照片和（b）輸出信號頻譜