近日，微電子所集成電路先導工藝研發中心在源漏接觸技術研究方面取得重要進展。 

　　隨著集成電路制造技術進入10納米及以下節點，器件寄生電阻已超過溝道電阻使得器件延遲與功耗顯著增大。阻率可降低源漏寄生電阻，對提升器件性能具有重要意義。提高Si表面雜質激活濃度（N_s）以有效增加接觸界面的載流子隧穿概率，是減小接觸電阻率最重要的方法之一。目前，國際上產業和學術界研發人員主要通過離子注入、高濃度原位摻雜和/或先進激光退火技術來提高N_s，工藝復雜、對工藝設備要求較高且增加了制造成本。 

　　基于以上問題，微電子所先導中心羅軍研究員團隊創新性利用氧化過程中眾所周知的雜質分凝（Dopant Segregation, DS）現象，在源漏接觸形成之前采用一步原位水汽氧化工藝（In-situ steam generation, ISSG），提高了半導體襯底表面的N_s。該工藝基于n⁺-Si襯底，利用Si在氧化過程中，P雜質在Si中的平衡濃度大于在SiO₂中的平衡濃度，使得氧化后P雜質分凝于n⁺-Si表面，從而將N_s提高~1倍、接觸電阻率降低了~34.83%（圖1）。ISSG氧化工藝簡單易行，與現有CMOS集成工藝完全兼容，將此方法應用于提高N_s從而降低源漏寄生電阻具有很高的應用價值，該研究結果也獲得7位審稿人一致認可。 

　　基于該研究成果的論文“A Novel Method to Reduce Specific Contact Resistivity of TiSi_x/n⁺-Si contacts by Employing An In-situ Steam Generation Oxidation Prior to Ti Silicidation”近期發表在國際微電子器件領域的高水平期刊IEEE Electron Device Letters上（DOI: 10.1109/LED.2021.3081701）。微電子所先導中心博士研究生張丹為該文章的第一作者，羅軍研究員為該文章的通訊作者。 

　　同時，團隊對DS現象降低源漏接觸電阻率的機理進行了深入研究，成功解答了長期困擾該領域研發人員的一個難題：當使用與Si襯底摻雜類型相反的雜質形成DS以調整肖特基勢壘高度時，會形成silicide/n⁺-Si/p-Si或者silicide/p⁺-Si/n-Si結構，此結構究竟是肖特基結還是PN結？團隊通過肖特基結與PN結在開關時載流子響應速度的差異，搭建電路進行測試，發現形成DS后的結構仍為肖特基結（圖2）。雖然界面處的DS層與襯底摻雜類型相反，但由于其厚度很薄，并沒有改變結的性質。 

　　基于該研究成果的論文“NiSi/p⁺-Si(n⁺-Si)/n-Si(p-Si) Diodes with Dopant Segregation (DS): PN or Schottky Junctions”近期也發表在國際微電子器件領域的高水平期刊IEEE Transactions on Electron Devices上（DOI: 10.1109/TED.2021.3075199）。微電子所先導中心博士研究生張丹為該文章的第一作者，羅軍研究員為該文章的通訊作者。