人工智能的飛速發(fā)展對(duì)計(jì)算和存儲(chǔ)等硬件資源提出了巨大需求,迫切需要提升存儲(chǔ)器層級(jí)訪問(wèn)的性能與效率。當(dāng)前,主流計(jì)算硬件的存儲(chǔ)系統(tǒng)由片上靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(SRAM)以及片下隨機(jī)動(dòng)態(tài)存儲(chǔ)器(DRAM)構(gòu)成,它們之間通過(guò)有限的總線來(lái)進(jìn)行數(shù)據(jù)傳遞,導(dǎo)致帶寬有限、功耗與延遲較大等問(wèn)題,逐漸成為大數(shù)據(jù)、高算力等人工智能應(yīng)用的瓶頸。此外,傳統(tǒng)硅基六晶體管型(6-T)SRAM單元因其較大的特征尺寸和待機(jī)漏電問(wèn)題,在密度和能耗方面存在諸多限制。同時(shí),傳統(tǒng)的硅基DRAM單元也面臨著數(shù)據(jù)保持時(shí)間較短、無(wú)法通過(guò)后道集成提升存儲(chǔ)密度等問(wèn)題,這些問(wèn)題從根本上限制了SRAM-DRAM存儲(chǔ)系統(tǒng)的功耗與密度。

針對(duì)上述問(wèn)題,微電子所集成電路制造技術(shù)重點(diǎn)實(shí)驗(yàn)室劉明院士/李泠研究員團(tuán)隊(duì)通過(guò)多層堆疊IGZO薄膜晶體管(TFT)與硅基電路后道集成,提出了一種新型IGZO/Si SRAM和IGZO 2T0C DRAM的三維存儲(chǔ)結(jié)構(gòu),成功實(shí)現(xiàn)了高密度、低能耗和高速數(shù)據(jù)傳輸?shù)忍匦浴Ｔ谠摻Y(jié)構(gòu)中,通過(guò)在前道硅基閂鎖結(jié)構(gòu)上后道集成IGZO傳輸門,有效地減少了SRAM的占用空間和待機(jī)功耗。此外,基于垂直堆疊三層間互連結(jié)構(gòu),實(shí)現(xiàn)了SRAM-DRAM數(shù)據(jù)傳輸?shù)淖畹脱舆t(<10ns)和最低能耗(2.26fJ)。同時(shí),IGZO 2T0C DRAM的高數(shù)據(jù)保持特性使SRAM能夠在長(zhǎng)時(shí)間斷電(>5000s)后不丟失數(shù)據(jù)以降低待機(jī)功耗。

上述研究成果以題為“First Demonstration of Monolithic Three-dimensional Integration of Ultra-high Density Hybrid IGZO/Si SRAM and IGZO 2T0C DRAM Achieving Record-low Latency (<10ns), Record-low Energy (<10fJ) of Data Transfer and Ultra-long data retention (>5000s)”的論文入選2024 VLSI,并獲得大會(huì)Best Demo Paper Award獎(jiǎng)項(xiàng)。該獎(jiǎng)項(xiàng)每年只頒發(fā)2項(xiàng)、分別由工藝與電路分論壇各推選1項(xiàng),本工作也是大陸首次獲得該獎(jiǎng)項(xiàng)。微電子所博士生劉孟淦、李智和盧文棟為共同第一作者,微電子所李泠研究員、楊冠華副研究員以及竇春萌研究員為通訊作者。

圖1?采用三層堆疊的三維集成M3D-SRAM-DRAM結(jié)構(gòu)和對(duì)應(yīng)的電路以及TEM電鏡圖

圖2 混合IGZO/Si 4T SRAM與傳統(tǒng)6T SRAM在面積和能耗上的對(duì)比;

M3D-SRAM-DRAM系統(tǒng)與傳統(tǒng)SRAM+DRAM系統(tǒng)在傳輸延時(shí)和能耗上的對(duì)比

圖3 Best Demo Award獎(jiǎng)項(xiàng)