近年來，存內(nèi)計(jì)算架構(gòu)成為人工智能加速芯片的重要研究方向。存內(nèi)計(jì)算架構(gòu)能夠降低數(shù)據(jù)訪問開銷，顯著提升神經(jīng)網(wǎng)絡(luò)等智能算法的能效。目前，針對存內(nèi)計(jì)算芯片的研究主要集中在定點(diǎn)存內(nèi)計(jì)算領(lǐng)域，現(xiàn)有浮點(diǎn)存內(nèi)計(jì)算的實(shí)現(xiàn)方案采用近存電路、指數(shù)—底數(shù)分離、浮點(diǎn)—定點(diǎn)轉(zhuǎn)換等方式，往往面臨較低并行度或較多浮點(diǎn)運(yùn)算周期的挑戰(zhàn)，難以實(shí)現(xiàn)高能效和高性能。考慮到更大規(guī)模網(wǎng)絡(luò)模型和復(fù)雜任務(wù)的需求，以及浮點(diǎn)運(yùn)算在神經(jīng)網(wǎng)絡(luò)訓(xùn)練過程中的必要性，浮點(diǎn)運(yùn)算功能對于未來存內(nèi)計(jì)算芯片非常重要。 

　　針對高能效浮點(diǎn)存內(nèi)計(jì)算的挑戰(zhàn)，微電子所劉明院士團(tuán)隊(duì)與清華大學(xué)劉勇攀教授團(tuán)隊(duì)聯(lián)合提出了“稠密存內(nèi)+稀疏數(shù)字”的新型混合存內(nèi)計(jì)算架構(gòu)。團(tuán)隊(duì)發(fā)現(xiàn)神經(jīng)網(wǎng)絡(luò)各層的數(shù)據(jù)分布具有長尾特性，且其中大部分?jǐn)?shù)據(jù)的指數(shù)位密集分布在一個較小的區(qū)間內(nèi)。基于此，團(tuán)隊(duì)提出了將高能效存內(nèi)計(jì)算核心用于執(zhí)行密集指數(shù)位的數(shù)據(jù)運(yùn)算，將高靈活度稀疏數(shù)字核心用于執(zhí)行具有長尾特性的稀疏指數(shù)位的數(shù)據(jù)運(yùn)算。高效的浮點(diǎn)—定點(diǎn)轉(zhuǎn)換電路、靈活編碼的稀疏數(shù)字核心以及節(jié)省高位計(jì)算的數(shù)字存內(nèi)計(jì)算加法器樹電路進(jìn)一步提升了該設(shè)計(jì)方案的能效。該SRAM存內(nèi)計(jì)算芯片在28nm工藝下流片，在4比特定點(diǎn)和16比特浮點(diǎn)情況下，存內(nèi)計(jì)算核心的稠密網(wǎng)絡(luò)峰值能效分別達(dá)到275TOPS/W和17.2TOPS/W，稀疏網(wǎng)絡(luò)峰值能效分別達(dá)到1600TOPS/W和90TOPS/W。 該研究成果有助于推動SRAM存內(nèi)計(jì)算芯片在高準(zhǔn)確率浮點(diǎn)神經(jīng)網(wǎng)絡(luò)及神經(jīng)網(wǎng)絡(luò)訓(xùn)練等方面的應(yīng)用。 

　　基于該成果的文章“A 28nm 16.9-300TOPS/W Computing-in-Memory Processor Supporting Floating-Point NN Inference/Training with Intensive-CIM Sparse-Digital Architecture”入選固態(tài)電路領(lǐng)域頂級會議ISSCC 2023。微電子所助理研究員岳金山博士為論文第一作者，劉明院士為論文通訊作者。 

圖1：“稠密定點(diǎn)+稀疏浮點(diǎn)”存算一體混合架構(gòu)：運(yùn)算拆分原理 

圖2：28nm高能效浮點(diǎn)存內(nèi)計(jì)算芯片