新材料和新晶體管結(jié)構(gòu)有可能把摩爾定律延伸至1.5nm，因此IC制造商有非常大的可能性使芯片的制造工藝達(dá)到10nm，但是要進(jìn)入7nm及以下將會(huì)面臨許多挑戰(zhàn)。最大的問(wèn)題是至今沒(méi)有達(dá)到7nm，能不能達(dá)到5nm更是問(wèn)題，至于3nm那是不可預(yù)知的。　　 

　　產(chǎn)業(yè)路線圖　　 

　　IMEC的最新路線圖是下一代晶體管結(jié)構(gòu)在7nm時(shí)，會(huì)優(yōu)先采用IIIV的finFET結(jié)構(gòu)。　　 

　　如果產(chǎn)業(yè)真的進(jìn)入10nm以下，肯定不像以前那樣僅是簡(jiǎn)單地縮小柵的長(zhǎng)度。根據(jù)目前的情況，進(jìn)入7nm時(shí)將采用新的晶體管結(jié)構(gòu)、新的溝道及互連材料，同時(shí)也包括開(kāi)發(fā)不同于現(xiàn)在應(yīng)用的新設(shè)備及材料。　　 

　　從技術(shù)角度來(lái)看，目前在研發(fā)階段有可能進(jìn)入7nm與5nm，但也面臨著挑戰(zhàn)。一個(gè)不可逾越的挑戰(zhàn)是設(shè)計(jì)和制造芯片必須滿足成本及功耗的要求，另一個(gè)挑戰(zhàn)是如何選擇正確的技術(shù)路線，因?yàn)槁肪€圖有許多不同的版本。實(shí)際上，在以前許多版本的路線圖中，下一代晶體管的候選者在7nm時(shí)是高遷移率或者IIIVfinFET。　　 

　　現(xiàn)在有許多候選者都試圖突破路線圖，如IMEC的最新路線圖是在7nm時(shí)會(huì)優(yōu)先采用IIIV的finFET結(jié)構(gòu)，即下一代晶體管結(jié)構(gòu)會(huì)在7nm時(shí)提早出現(xiàn)，但也可能被推遲至5nm時(shí)。在7nm時(shí)有三種主流的晶體管結(jié)構(gòu)候選者，即環(huán)柵FET、量子阱finFET及SOIfinFET。按照IMEC的說(shuō)法，環(huán)柵FET會(huì)優(yōu)先，不過(guò)目前來(lái)講誰(shuí)會(huì)勝出為時(shí)太早。同樣，鍺或者IIIV族材料都應(yīng)該是7nm時(shí)溝道的首選材料之一。　　 

　　基于IMEC及IMEC合作伙伴路線圖，產(chǎn)業(yè)有可能在2018年進(jìn)入7nm時(shí)代。不必驚奇，他們都希望能解決芯片尺寸繼續(xù)縮小的問(wèn)題，或許這將真的是摩爾定律的終點(diǎn)。問(wèn)題是不管未來(lái)7nm能否達(dá)到，或是會(huì)有一些推遲，整個(gè)產(chǎn)業(yè)的前進(jìn)步伐己不可能再是每?jī)赡昵斑M(jìn)一個(gè)節(jié)點(diǎn)。　　 

　　在10nm以下無(wú)論制造成本及設(shè)計(jì)費(fèi)用都會(huì)大幅上升，全球只有少數(shù)幾家制造商有能力繼續(xù)跟蹤，因此產(chǎn)業(yè)界必須互相加強(qiáng)合作。三星電子半導(dǎo)體研發(fā)中心副總裁E.S.Jung說(shuō)，在他的研發(fā)中心正同時(shí)開(kāi)發(fā)三個(gè)節(jié)點(diǎn)，目標(biāo)是1.5nm，如何能實(shí)現(xiàn)?這需要設(shè)備、材料及開(kāi)拓創(chuàng)新，并且三星不可能自己?jiǎn)胃伞！　?/span> 

　　幾種選擇　　 

　　下一代晶體管結(jié)構(gòu)的候選者之一是采用高遷移率的finFET，而鍺或者IIIV族也是熱門的候選者。　　 

　　近期對(duì)于下一代芯片的路線圖是清晰的，即采用finFET及平面的FDSOI技術(shù)縮小到10nm，由于在7nm時(shí)開(kāi)始失控溝道中的載流子，所以必須要采用新的晶體管結(jié)構(gòu)。　　 

　　下一代晶體管結(jié)構(gòu)的候選者之一是采用高遷移率的finFET，例如采用IIIV族作溝道材料，包括在PFET時(shí)采用鍺Ge作為溝道材料及在NFET時(shí)采用InGaAs作溝道材料。IMEC的工藝高級(jí)副總裁AnSteegen認(rèn)為，在鍺材料方面己經(jīng)取得不少進(jìn)展，而IIIV族材料由于材料的相容性尚有許多工作要做。　　 

　　事實(shí)上，由于IIIV族材料的挑戰(zhàn)性可能被推遲至5nm，而在7nm時(shí)鍺或者IIIV族仍是熱門的候選者。顯然由于這些材料具有更窄的禁帶寬度，有可能產(chǎn)生漏電流問(wèn)題，但是這些問(wèn)題不會(huì)阻礙這些材料在近期被用作源與漏的材料。　　 

　　隨著IIIV族finFET可能被推遲，下一步7nm怎么辦?IMEC在權(quán)衡多種晶體管結(jié)構(gòu)方案，即環(huán)柵結(jié)構(gòu)、量子阱finFET及SOIfinFET之后，IMEC決定采用環(huán)柵finFET，對(duì)于此種結(jié)構(gòu)需將鰭進(jìn)行根切，然后在柵周圍填充絕緣體介質(zhì)，基本上都填在溝道的下面，如納米線一樣。　　 

　　在7nm時(shí)的溝道材料，IMEC己經(jīng)收窄到兩種選擇：一種是對(duì)于PFET采用80%的鍺組分;另一種是對(duì)于PFET采用25%至50%鍺的混合物，以及對(duì)于帶有引變relaxedbuffers的NFET采用0至25%的鍺材料。顯然，從材料的相容性上看，鍺是完美的候選者。通常硅器件的工作電壓為0.8伏與0.75伏，而鍺器件為0.5伏，既能保證器件的功能，又能通過(guò)更低的Vdd降低功耗。　　 

　　在小于7nm、5nm時(shí)有以下多種結(jié)構(gòu)供選擇：環(huán)柵、量子阱、SOIfinFET、IIIVfinFET以及垂直納米線。我們正期待垂直納米線結(jié)構(gòu)的到來(lái)，但是必須探索溝道如何生長(zhǎng)以及溝道是后集成或是先集成的選擇。　　 

　　未來(lái)挑戰(zhàn)　　 

　　半導(dǎo)體制造在10nm以下面臨最大的挑戰(zhàn)是光刻，到7nm時(shí)可能需要采用EUV技術(shù)加上多次圖形曝光技術(shù)。　　 

　　半導(dǎo)體制造在10nm以下面臨最大的挑戰(zhàn)是光刻。為了降低圖形化的成本，IMEC的CMOS伙伴們期望在7nm時(shí)能用上EUV。但是EUV己經(jīng)丟了好幾個(gè)市場(chǎng)窗口，目前由于光源功率問(wèn)題而一再地推遲。　　 

　　IMEC與ASML正共同開(kāi)發(fā)beta型EUV光刻機(jī)。IMEC的總裁Vandenhove認(rèn)為，目前EUV可達(dá)每小時(shí)35片，因此IMEC有充分的信心在7nm時(shí)用上EUV。　　 

　　到7nm時(shí)，半導(dǎo)體業(yè)可能需要采用EUV技術(shù)，再加上多次圖形曝光技術(shù)。應(yīng)用材料公司晶體管技術(shù)部的高級(jí)總監(jiān)AdamBrand認(rèn)為，器件需要層間距約21nm，這己經(jīng)低于EUV自身的間距。為了實(shí)現(xiàn)鰭在21nm，將采用EUV加上兩次圖形曝光技術(shù)來(lái)刻出柵，因此未來(lái)產(chǎn)業(yè)會(huì)把多種光刻技術(shù)結(jié)合起來(lái)運(yùn)用。　　 

　　LamResearch的院士RezaArghavani認(rèn)為，萬(wàn)一EUV不能如期導(dǎo)入，也能采用spacer圖形化技術(shù)來(lái)解決鰭的實(shí)現(xiàn)。顯然spacer圖形化要求鰭的淀積及再付蝕來(lái)完成，通常這樣的工藝重復(fù)兩次，浸液式光刻也是兩次，因此成本將上升。問(wèn)題是spacer有可能要重復(fù)三次，因而成本及時(shí)間大幅增加，所以沒(méi)有EUV，未來(lái)的光刻圖形化是個(gè)問(wèn)題。　　 

　　Applied的Brand說(shuō)，圖形化僅是一個(gè)方面，當(dāng)進(jìn)入7nm時(shí)，對(duì)于finFET技術(shù)或許己經(jīng)有22nm、14/16nm及10nm三代finFET工藝的經(jīng)驗(yàn)。在7nm時(shí)半導(dǎo)體業(yè)需要一種新的晶體管技術(shù)來(lái)減少柵長(zhǎng)及保持器件性能，而環(huán)柵結(jié)構(gòu)最有效。因此，Brand認(rèn)為環(huán)柵結(jié)構(gòu)是未來(lái)的方向。 　　  

　　（來(lái)源：華強(qiáng)電子網(wǎng)   2014年7月23日）