根據Extremetech網站報導，極紫外光(EUV)微影技術仍待克服，以及18吋晶圓計畫目前仍充滿變數，種種消息對半導體產業而言，已出現技術亟待突破的關鍵期。
2012年，臺積電、英特爾(Intel)與三星電子(Samsung Electronics)傳出將支持歐洲最大半導體設備供應商ASML發展18吋(450mm)晶圓，外界一致認為產業對發展18吋晶圓有所共識。
但2013年12月ASML傳出該計畫暫停，英特爾FabD1X與Fab4218吋晶圓廠也傳出暫停消息。18吋晶圓能否成真，也攸關EUV技術發展。
從193nm微影技術進步到EUV技術后，其實仍有諸多技術問題有待克服，其中之一就是光源能(sourcepower)。可想而知，要轉換到EUV技術與18吋晶圓所衍生的巨大成本，可能是要考量因素之一。
EUV原可降低過去使用雙重曝光(DoublePatterning)帶來的較高成本，18吋晶圓成本雖高，但較大面積使IC數量增加可以抵銷當中成本，而且18吋晶圓具生產量(throughput)較高特點。
但只要EUV技術無法順利派上用場，等于宣告18吋晶圓無用武之地。對此，為了顧及可能流失12吋晶圓(300mm)市場，三星據傳已打算暫停18吋晶圓供貨計畫。
2014年2月的SPIE先進微影技術研討會上，工程師已正式宣告被奉為半導體界發展圭臬的「摩爾定律」(Moore'slaw)已經告終。因為目前20nm節點下電晶體(transistor)成本下降已無法再尋求突破，也令人擔憂未來EUV與18吋晶圓的發展。
一般認為更新一代制程技術，可因GPU與CPU電晶體數量增加，而讓每單位面積成本下降，因為密度提高后代表生產的數量可增加，每平方毫米成本因此獲得降低。
理論上，即使單一電晶體成本增加，大尺寸晶圓每平方毫米可制造電晶體數量也會提高，但密度增加？？也代表晶圓成本增加。因此，可降低雙重曝光衍生高成本的EUV技術與較大面積的18吋晶圓于是就被賦予眾望。
臺積電在2014年SPIE先進微影技術研討會上，曾嚴詞批評ASML的EUV技術進度落后，并表示18吋晶圓推出時程，可能會再延后9年。這種說法，在業界來說，其實就是委婉地表示：這事已不會發生。
據專家ChrisMack指出，從長期趨勢可得知，微影技術占總制造成本比例越來越高。如果微影技術在低于14nm下仍無法符合經濟效益，只好從別處設法尋求降低成本。
他認為目前只有3D電晶體與直通矽晶穿孔(Through-SiliconVia)封裝技術，是處理器設計唯一可行之路，也有人認為結合全空乏絕緣上覆矽(fully depleted silicon-on-insulator)與FinFET設計或發展閘極環繞(gate-all-around)技術。
但這些共通點就是都存在未知數。過去數十年來，半導體工程師都大致認同當代與未來應發展的技術，即使各自晶圓廠采用不同制程，例如28nm有人采用前閘極(Gate-First)或采用后閘極，但都不影響長期趨勢發展。
但如果EUV技術在10nm無法與18吋晶圓相輔相成，達到降低成本效益，代表后續仍有一籮筐棘手的技術與經濟效益問題亟待解決，任何人一旦押寶錯誤技術，都可能導致流失市場以及投入巨大研發經費最后付諸流水的后果。
（來源：DIGITIMES 2014年4月14日）
綜合信息