垂直納米環(huán)柵晶體管因其在減小標準單元面積、提升性能和改善寄生效應(yīng)等方面具有天然優(yōu)勢，能滿足功耗、性能、面積和成本等設(shè)計要求，已成為2nm及以下技術(shù)節(jié)點芯片的重點研發(fā)方向。 

　　微電子所先導中心朱慧瓏研究員團隊于2019年首次成功研發(fā)出p型具有自對準柵極的疊層垂直納米環(huán)柵晶體管（見IEEE Electron Device Letters，DOI: 10.1109/LED.2019.2954537），并對n型器件進行了研究。與p型器件制備工藝不同，n型器件在外延原位摻雜時，溝道和源漏界面處存在嚴重的雜質(zhì)分凝與自摻雜問題。為此，團隊開發(fā)出了適用于垂直器件的替代柵工藝，利用假柵做掩模通過離子注入實現(xiàn)源漏的摻雜，既解決了上述外延原位摻雜難題，又突破了原位摻雜的固溶度極限，更利于對晶體管內(nèi)部結(jié)構(gòu)的優(yōu)化和不同類型晶體管之間的集成。 

　　為獲得可精確控制溝道和柵極尺寸的垂直環(huán)柵器件，選擇性和各向同性的原子層刻蝕方法是不可或缺的關(guān)鍵工藝。團隊對此方法進行了深入分析和研究，提出了相應(yīng)的氧化—刻蝕模型，應(yīng)用于實驗設(shè)計，改進和優(yōu)化了橫向刻蝕工藝；用該刻蝕工藝與假柵工藝結(jié)合，首次制備出了具有自對準柵的n型疊層垂直納米環(huán)柵晶體管，器件柵長為48納米，具有優(yōu)異的短溝道控制能力和較高的電流開關(guān)比（I_on/I_off），其中納米線器件的亞閾值擺幅（SS）、漏致勢壘降低（DIBL）和開關(guān)比為67 mV/dec、14 mV和3×10⁵；納米片器件的SS、DIBL和開關(guān)比為68 mV/dec、38 mV和1.3×10⁶。相關(guān)研究成果發(fā)表于期刊Nano Letters（DOI: 10.1021/acs.nanolett.1c01033）和ACS Applied Materials & Interfaces（DOI: 10.1021/acsami.0c14018）上，先導中心博士生李晨為文章第一作者，朱慧瓏研究員與張永奎高級工程師為共同通訊作者。 

　　該研究得到中科院戰(zhàn)略先導專項（先導預(yù)研項目“3-1納米集成電路新器件與先導工藝”）、青年創(chuàng)新促進會和國家自然科學基金等項目資助。 

 　　圖 (a) 替代柵結(jié)構(gòu)TEM截面，(b) 垂直環(huán)柵納米器件TEM截面的EDX元素分布圖，(c)氧化-刻蝕模型，(d) n型垂直環(huán)柵納米線器件的Id-Vg特性及TEM俯視插圖，(e) n型垂直環(huán)柵納米片器件的Id-Vg特性與TEM俯視插圖