7月5日，中科院EDA中心在微電子所舉辦技術(shù)交流會，邀請美國Cadence公司主管工程師陳秋實（Chen Qiushi）博士作了題為IC Scaling, More than Moore and On-chip Interconnect Extractions的主題報告，任卓翔研究員主持交流會并致歡迎辭，中科院在京院、所40余名科研人員參加會議。

　　報告中，陳秋實博士認真解讀了當前制程工藝向三維發(fā)展的趨勢及三維工藝對設(shè)計方法學(xué)帶來的挑戰(zhàn)，并介紹了相關(guān)前沿工藝進展、Cadence相關(guān)產(chǎn)品在芯片互聯(lián)參數(shù)提取技術(shù)的特性與流程。報告提出，平面CMOS及平面IC無法繼續(xù)符合摩爾定律，從而迫使IC工業(yè)轉(zhuǎn)向3D制程，3D Fin（FinFET）及3D IC（TSV）已超越摩爾定律（more than Moore）；而對于IC物理設(shè)計而言，芯片互聯(lián)參數(shù)建模及參數(shù)提取是至關(guān)重要的，其中的關(guān)鍵又在于高效、可擴展性的場求解器以及基于工藝模型的快速方法。

　　報告后，與會人員與陳秋實博士還就TSV對芯片可靠性的影響、電子束曝光方法應(yīng)用前景、參數(shù)提取的統(tǒng)計模型、可制造性設(shè)計（DFM）等問題進行了交流和探討。

　　陳秋實博士于加拿大多倫多大學(xué)獲得電氣工程博士學(xué)位，在Coventor、Synopsys、Cadence等公司從事MEMS及EDA軟件研發(fā)工作十多年，發(fā)表20多篇國際期刊與會議論文，擁有1項美國專利。現(xiàn)為Cadence公司的芯片互聯(lián)建模與參數(shù)提取的研發(fā)主管，涉及IC電路與標準單元、IP、存儲、混合信號、射頻、3DIC和SoC設(shè)計等研究領(lǐng)域。其研發(fā)團隊與領(lǐng)先的Foundry及IC設(shè)計公司合作關(guān)注14nm（FinFET）及20nm下工藝的技術(shù)研究。