根據(jù)國(guó)際器件和系統(tǒng)路線圖（IRDS2023），在集成電路邏輯技術(shù)領(lǐng)域，互補(bǔ)場(chǎng)效晶體管（CFET）是繼FinFET和水平GAA之后的下一代晶體管架構(gòu)。CFET技術(shù)通過(guò)將NMOS與PMOS器件垂直堆疊，改變傳統(tǒng)平面工藝或FinFET/GAA的水平布局模式，在更小的空間內(nèi)實(shí)現(xiàn)更高的集成密度和更佳的性能。

近日，微電子所基于自主研發(fā)的垂直溝道技術(shù)，提出和研制出一種單片集成的互補(bǔ)垂直溝道晶體管結(jié)構(gòu)（CVFET）。該結(jié)構(gòu)制造工藝采用與CMOS制造工藝兼容的雙側(cè)面技術(shù)，通過(guò)兩步外延工藝分別控制納米片溝道厚度和柵極長(zhǎng)度，實(shí)現(xiàn)了n型和p型納米片晶體管的上下堆疊和自對(duì)準(zhǔn)一體集成。其電學(xué)特性如下：上下層（NMOS/PMOS）器件的亞閾值擺幅（SS）分別為69?mV/dec和72?mV/dec，漏致勢(shì)壘降低（DIBL）分別為12?mV/V和18?mV/V,電流開(kāi)關(guān)比（Ion/Ioff）分別為3.1×10⁶和5.4×10⁶。其CMOS反相器可實(shí)現(xiàn)正常的信號(hào)相位反轉(zhuǎn)功能，在1.2?V的電源電壓（VDD）下，反相器增益為13?V/V；在0.8?V的工作電壓下，高電平噪聲容限（NMH）和低電平噪聲容限（NML）分別為0.343?V和0.245?V。

該研究成果以“Complementary Vertical FETs (CVFETs) Enabled by a Novel Dual-Side Process”（DOI. 10.1109/LED.2025.3587989）為題，于2025年7月正式發(fā)表在?IEEE Electron Device Letters期刊上。該項(xiàng)研究得到了國(guó)家自然科學(xué)基金、中國(guó)科學(xué)院戰(zhàn)略性先導(dǎo)專項(xiàng)（A類）等項(xiàng)目的支持。

論文鏈接：https://ieeexplore.ieee.org/document/11077411

圖1：(a) 單片集成CVFET器件結(jié)構(gòu)圖；?(b)?單片集成CVFET器件的TEM截面圖和（c-f）EDX元素分布圖

圖2：（a）單片集成CVFET器件中NMOS和PMOS器件的I_d-V_g轉(zhuǎn)移特性曲線; （b）CVFET反相器電壓傳輸特性；（c）在V_DD=0.8 V下，反相器的噪聲容限值

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表一 CVFET與CFET技術(shù)對(duì)比