堆疊納米片全環(huán)繞柵（GAA）晶體管具有極佳的柵控特性、更高的驅(qū)動(dòng)性能以及更多的電路設(shè)計(jì)靈活性，是主流集成電路制造繼FinFET之后的核心晶體管結(jié)構(gòu)。目前，三星電子（Samsung）、臺(tái)積電（TSMC）與英特爾（Intel）等半導(dǎo)體巨頭已經(jīng)或者即將在3納米及以下技術(shù)節(jié)點(diǎn)采用該器件進(jìn)行工藝量產(chǎn)。然而，目前報(bào)道的堆疊納米片GAA器件存在溝道界面態(tài)較大，難以實(shí)現(xiàn)理想亞閾值開(kāi)關(guān)的難題，一個(gè)關(guān)鍵原因是新引入的GeSi/Si超晶格疊層在材料界面處，易受到集成熱預(yù)算的影響產(chǎn)生Ge原子的擴(kuò)散與再分布，導(dǎo)致納米片溝道釋放后在表面存在微量Ge原子殘留，引起額外界面缺陷及載流子導(dǎo)電性能降低。
針對(duì)這一挑戰(zhàn)，微電子所集成電路先導(dǎo)工藝研發(fā)團(tuán)隊(duì)提出了一種與GAA晶體管納米片溝道釋放工藝完全兼容的低溫臭氧準(zhǔn)原子級(jí)處理（Quasi-Atomic Layer Etching, qALE）技術(shù)。該技術(shù)在納米片溝道釋放后，通過(guò)極薄厚度的臭氧自限制氧化與腐蝕反應(yīng)，實(shí)現(xiàn)了對(duì)納米片溝道表面殘留的Ge原子精準(zhǔn)去除，避免對(duì)內(nèi)層Si溝道的損傷。研制的CMOS器件特性表明，采用低溫qALE處理后，納米片溝道的界面態(tài)密度降低兩個(gè)數(shù)量級(jí)，晶體管亞閾值開(kāi)關(guān)擺幅優(yōu)化到?60.3 mV/dec，幾乎接近器件熱力學(xué)理論極限（60mV/dec），漏電流（Ioff）降低了66.7%，同時(shí)，由于處理后溝道表面電荷引起的載流子散射明顯降低，晶體管開(kāi)態(tài)電流（Ion）也提升超過(guò)20%。該研究工作為制備高性能的堆疊納米片 GAA 器件提供了一種高效及低成本的技術(shù)路徑。
基于本研究成果的論文 “Record 60.3 mV/dec Subthreshold Swing and >20% Performance Enhancement in Gate-All-Around Nanosheet CMOS Devices using O3-based Quasi-Atomic Layer Etching Treatment Technique”（doi:10.1109/LED.2024.3524259）近期發(fā)表在 IEEE Electron Device Letters上，并成功入選成為該期刊的封面論文（圖3）。微電子所研究生蔣任婕和桑冠蕎為該論文的第一作者，張青竹研究員和殷華湘研究員為共同通訊作者。該項(xiàng)研究得到了中國(guó)科學(xué)院戰(zhàn)略性先導(dǎo)專項(xiàng)（A 類(lèi)）和國(guó)家自然科學(xué)基金的支持。
論文鏈接：https://ieeexplore.ieee.org/abstract/document/10818672
圖1?低溫臭氧準(zhǔn)原子級(jí)腐蝕（qALE）技術(shù)和GAA晶體管溝道形貌
圖2?溝道qALE處理的GAA CMOS晶體管電學(xué)特性
圖3 論文入選IEEE EDL期刊封面
科研工作