全環(huán)繞柵（GAA）器件具有極佳的柵控特性、更高的驅(qū)動(dòng)性能以及更多的電路設(shè)計(jì)靈活性，是主流集成電路制造繼FinFET之后的核心晶體管結(jié)構(gòu)。目前，三星電子（Samsung）、臺(tái)積電（Intel）與因特爾（TSMC）已經(jīng)或者即將在3納米及以下技術(shù)節(jié)點(diǎn)采用該器件進(jìn)行工藝量產(chǎn)。但其被內(nèi)側(cè)墻隔開(kāi)的堆疊納米片溝道會(huì)導(dǎo)致非連續(xù)源漏選擇外延進(jìn)而產(chǎn)生大量缺陷，引起源漏應(yīng)變減弱與驅(qū)動(dòng)電流退化，造成較嚴(yán)重的源漏寄生電阻效應(yīng)，成為其面向高性能電路應(yīng)用的關(guān)鍵挑戰(zhàn)。

為了突破GAA 器件中嚴(yán)重的源漏選擇外延缺陷產(chǎn)生的高寄生電阻和低驅(qū)動(dòng)性能挑戰(zhàn)，微電子所集成電路先導(dǎo)工藝研發(fā)團(tuán)隊(duì)提出了一種與GAA制造工藝兼容的近自對(duì)準(zhǔn)支撐臺(tái)（Quasi-Self-Aligned Landing Pads）技術(shù)，實(shí)現(xiàn)GAA器件中多層堆疊納米片溝道和單晶 SiGe/Si 超晶格源極/漏極（SD）結(jié)構(gòu)之間的無(wú)缺陷連接，同時(shí)避免離子注入摻雜引起的源漏缺陷與多晶態(tài)。實(shí)驗(yàn)結(jié)果表明，采用 QSA LPs 技術(shù)的 GAA器件的寄生 SD 電阻 (R_SD)降低至100Ω，開(kāi)態(tài)電流 (I_on) 值達(dá)到 965 μA/μm，達(dá)到世界先進(jìn)水平（見(jiàn)表1），為高性能GAA電路應(yīng)用提供了一種創(chuàng)新技術(shù)方案。

基于本研究成果的論文“High-Performance Gate-All-Around FETs with 100 Ω Parasitic Resistance and 965 μA/μm On-State Current using Quasi-Self-Aligned Landing Pads”（DOI: 10.1109/LED.2024.3505926）近期發(fā)表在IEEE Electron Device Letters期刊上，微電子所研究生蔣任婕為第一作者，張青竹研究員和殷華湘研究員為該文共同通訊作者。該項(xiàng)研究得到了中國(guó)科學(xué)院戰(zhàn)略性先導(dǎo)專項(xiàng)（A類）、國(guó)家自然科學(xué)基金的支持。

論文鏈接：https://ieeexplore.ieee.org/document/10767246

圖1 傳統(tǒng)GAA和采用近自對(duì)準(zhǔn)支撐臺(tái)技術(shù)的器件結(jié)構(gòu)

圖2 傳統(tǒng)GAA和采用近自對(duì)準(zhǔn)支撐臺(tái)技術(shù)的器件結(jié)構(gòu)與電學(xué)特性對(duì)比

表1 ?近年來(lái)GAA器件特性參數(shù)對(duì)比